Mission

Fonctions et responsabilités :

Dans le cadre du développement et de la démonstration de son savoir-faire, ELSYS Design souhaite ajouter à son catalogue d’IP FPGA une interface ETHERNET 10M/100M/1G gérant les protocoles UDP, ARP et ICMP. Ces IPs se baseront sur la technologie FPGA de Xilinx (série 7 et SoC).
Les flux ETHERNET seront traités au niveau du FPGA et permettront le transfert bidirectionnel de données à haut débit avec une machine distante de type PC.
La phase de réalisation se déroulera en plusieurs étapes comme suit :
- Développement d’un FPGA permettant le transfert bidirectionnel de données sur un lien ETHERNET 10M/100M/1G par l’intermédiaire de DMA avec mémorisation en mémoire DDR. Utilisation d’IP fournis par Xilinx et développement en VHDL de la couche protocolaire UDP, ARP et ICMP.
- Développement en VHDL de la couche MAC ETHERNET 10M/100M/1G.
- Développement en VHDL du DMA.


Objectifs

Le but du stage est d’étudier et concevoir une architecture FPGA permettant le transfert de données à haut débit entre un PC et un FPGA par l’intermédiaire d’une interface Ethernet.

Ce sujet très technique s’adresse donc à un stagiaire FPGA qui devra :

- S’approprier le Hardware existant.
- Analyser et maitriser le protocole de communication UDP, ARP et ICMP
- Analyser et maitriser les interfaces de communication AXI-lite, AXI-full et AXI-Stream
- Maitriser l’intégration d’IP existantes
- Concevoir l’architecture du FPGA avec l’interface Ethernet UDP
- Implémenter le code VHDL.
- Développer des scénarios de simulation en langage VHDL
- Maitriser le flot de développement FPGA complet sur cible Xilinx
- Rédiger une documentation de conception
- Réaliser les tests unitaires et les tests d’intégration
- Participer à l’intégration système

Pour la réalisation du produit, un seul stagiaire en développement FPGA est prévu. Le stagiaire sera encadré par une équipe d’ELSYS-Design composée d’un chef de projet et d’ingénieurs expérimentés dans chacun des domaines de compétence.

Profil recherché

Nous recherchons un profil FPGA

Vous êtes en 3e année d’ingénieur ou dernière année de Master.
Autonomie, enthousiasme pour les technologies liées aux réseaux, rigueur et travail en équipe sont des qualités essentielles.

Compétences requises : Langage VHDL, connaissance des FPGA, notion en langage C, notion en réseau (Ethernet), esprit de synthèse, autonomie. Vous rédigez aisément en anglais (documentation technique et manuel utilisateur).

La mission peut être réalisée dans le cadre d’une année de césure ou d’un stage de fin d’études.
Lieu : Cachan